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導語：在集成電路設計論文的撰寫旅程中，學習并吸收他人佳作的精髓是一條寶貴的路徑，好期刊匯集了九篇優秀范文，愿這些內容能夠啟發您的創作靈感，引領您探索更多的創作可能。
1.1施工現場條件的變化要求進行聯合設計
根據《公路工程基本建設項目設計文件編制辦法》要求，公路工程基本建設項目一般采用兩階段設計，即初步設計和施工圖設計，對于技術復雜、基礎資料缺乏和不足的建設項目或建設項目中的特大橋、長隧道、大型地質災害治理等，必要時采用三階段設計，即初步設計、技術設計、施工圖設計。機電工程屬于高速公路的三期工程，在主體工程、路面工程之后進行招標，但在一期隧道工程施工時，就涉及隧道機電安裝工程的預留預埋施工和橋梁護欄外側的管箱托架施工，在二期路面工程施工時，又涉及通信管道、道路橫穿鋼管、收費島施工，三期施工時，又和房建工程、綠化工程等交叉施工作業。因此，與機電工程相關的工作貫穿了整個高速公路項目實施的全過程。由于機電工程與主體工程設計存在差異，而交通主管部門對機電工程的設計階段和設計時機沒有明確，一般情況下，在主體工程施工時，機電工程設計已經開始招標并設計完成，而土建施工尤其是山區高速公路，主體變更較多以及相關位置的不確定、不明確導致機電工程設計只能是示意圖而不是詳細的施工圖。例如隧道洞外的箱式變電站及永久性變電站選址變化帶來的電纜用量的不確定，隧道消防高低位水池的選址帶來的洞外消防管道及路由的變化，通信管道路由的變化。一方面，機電工程設計需要提前，以便主體施工時正確澆筑預留預埋;另一方面，機電工程設計需要滯后，待相關環境、地址條件明確后確定最終方案。在這兩者矛盾之間，根據施工和管理情況來看，最好還是加上機電施工單位進場后的聯合設計，針對具體的情況變化作出最終的施工圖設計，進一步明確工程量，減少工程實施期間的變更工作量。聯合設計需明確的界面問題有:機電工程施工圖設計中就機電工程與相關工程界面已做劃分，在聯合設計階段需要進一步劃分機電工程內部界面。更加細致、明確的劃分機電工程內部通信、收費、監控、供配電照明、通風和消防各系統之間的界面，將界面模糊處細化，落實責任，便于施工管理。在房建工程(機房、監控中心的要求)、交安工程(道路監控外場設備與交通標志的遮擋、移位)、綠化工程(外場設備電纜敷設與綠化植草、植樹)的交叉界面處，應從界面劃分會議紀要，雙方共同持有，相互檢查，共同遵守。
1.2設備具體化后需要聯合設計
機電安裝工程涉及大量的設備，建設方在招標文件中不能對每一個設備進行明確品牌、型號、規格，只能對關鍵設備采取推薦小名單的形式。而中標單位的投標文件中對每一個設備已明確了品牌、型號、規格，是對施工圖設計示意圖的明確，但是相應的接線圖不能反映出來，不能指導施工安裝。因此就需要在聯合設計中，細化到具體接線端子的接線圖、背板圖、配置圖等。通過聯合設計從根本上達到能夠照圖施工的指導意義，進一步明確相關系統設備連接，為加快施工、加強施工管理、運維管理提供詳細的第一手資料，也為后期的交竣工驗收需要的竣工圖紙打下了基礎，所以說，聯合設計是必要的設計階段。
2土建整改的計量支付問題
由于機電工程從國家批復初步設計到開始實施機電工程建設，通常有3年或更長的時間差，3年以后，原設計與現場實際情況會較大出入。在隧道主體工程施工、二期路面工程施工時造成預留預埋施工無法滿足或未考慮機電工程的需求，造成機電設備安裝需要調整設計，對后期運營造成較大的安全隱患。例如，風機預埋件與洞內車道指示器預埋件距離過近問題;風機預埋件移位、缺失問題;主體施工圖在施工過程中，施工方案、運營單位新的功能性需求、各種原因造成的土建變更等都相應的影響后續機電工程的設計與施工，尤其是隧道中機電工程，承包人進場后首先就是熟悉施工現場條件，了解現場預留預埋情況是否符合機電設備安裝要求。在土建主體處于收尾的匆忙階段，大量的施工人員退場，預留預埋工程的不合格，必須由機電承包人來進行整改，以達到設備安裝的前提條件。但是由于土建主體澆筑的定型鋼模的使用或者一期與三期施工圖的變化，往往造成一錯都錯的情況發生，因此土建整改工程量就比較大。現階段的機電招標文件中沒有土建整改費用報價細目，造成工程實施過程中產生較大的變更費用，針對這種情況，建議在機電工程招標文件中增加土建整改費用報價細目，采取標前現場考察的方式報價，施工過程中監理留存整改工程照片作為計量支付的依據，減少工程實施過程中的變更費用，使之更加貼近工程預算費用。
3提高現場管理的認識，加強管理
高速公路建設主體工程投資大，建設周期長，經常由于主體的收尾匆忙導致機電安裝的突擊施工，給工程質量留下隱患;時間緊、任務重，導致分系統調試和聯網調試時間壓縮，在試運行階段進行大量的完善工作，導致安全、質量隱患頻出。機電工程施工與土建、路面、房建、交安、綠化、隧道裝修施工的交叉作業，沒有強有力的協調、項目主要管理人員的大力支持，就會出現牽強的設計、勉強的施工，給運營維護造成很大的困難。高速公路機電工程在高速公路總造價中所占比例雖然不大，但其地位卻十分重要，是投入運營后的最重要的組成部分，是發揮高速公路經濟效益、保障行駛安全必不可少的配套設施。因此在建設時必須引起建設項目管理人員的高度重視，在道路開通的壓力下，管理好機電工程，為運營公司留出合理的施工時間，提交一個處于良好運行狀態的機電系統。
4結語
（南京郵電大學電子科學與工程學院，江蘇 南京 210023）
【摘 要】本文從分析集成電路設計實踐教學的特點入手，對集成電路設計實驗中引入研究型實踐教學模式的必要性、作用分析及具體實施方法進行了具體探討，并提出了研究型實踐教學對老師、對學生的要求。
關鍵詞 實踐教學；集成電路
基金項目：南京郵電大學教改項目（JG03314JX17）。
作者簡介：夏曉娟（1982—），女，南京郵電大學，副教授，從事集成電路設計領域的教學與科研工作。
隨著教育改革的不斷深入，隨著我國電子信息技術飛速發展，迎來了空前的發展機遇。傳統集成電路設計和生產流程近年來已經發生了改變，且電子產品發展迅速，集成電路設計是與最前沿科技緊密相連的一個方向，相關的課程也應與前沿科技緊密相連，課程的學習更要注重理論聯系實際，培養學生的科學思維能力和分析問題解決問題的能力。因此，集成電路設計實驗應在傳統的實踐教學方法基礎上，在“研究型實踐教學模式”方面進行探討和實踐。“研究型實踐教學模式”是指在實踐教學中指導學生將所學理論知識用于行業實際問題分析的一種實踐方法，旨在培養學生創造性的運用知識、自主的發現問題、研究問題，并解決問題的能力[1-2]。
1 確立研究型實踐教學模式的必要性
集成電路（Integrated Circuit，IC）產業是信息產業的基礎和核心，隨著我國電子信息技術飛速發展，迎來了空前的發展機遇。傳統集成電路設計和生產流程近年來已經發生了改變，大多設計均采用無生產線設計，加工采用代工方式。成電路設計具有一定的特殊性，集成電路設計過程需要集成電路專業人才經過嚴格的實踐訓練并且積累一定的工程實踐經驗。全國集成電路設計相關企業對于人才的需要也越來越嚴格，越來越需要能力型的、具有創造力的人才，應聘的條件之一就是需要有集成電路設計的相關經驗。作為一般理工科院校集成電路專業的發展在一定程度上缺乏對集成電路設計應用型人才培養的認識。因此，我們應該改變傳統觀念，樹立IC設計研究型人才培養觀。
集成電路設計實踐主要是提供學生一個實踐平臺，采用先進的集成電路仿真軟件，將書本上的知識采用模擬的方法進行加深理解。實踐內容既是電路、模擬電子技術、數字電子技術以及課程設計中所學知識的應用，又是與最前沿科技緊密聯系的。而傳統的教學內容和教學模式，缺乏對學生創造力的培養，也缺乏與前沿科技的聯系，因此需要進行教學改革的探討和實踐。
隨著教育改革的不斷深入，傳統的實踐教學中“以教師為中心”、“以灌輸為主要方式”的教學模式已無法適應時代的要求。先進的教學模式是人才培養的關鍵措施。研究型教學模式，又稱為研討式教學模式，是指教師以課程內容和學生的知識積累為基礎，引導學生創造性地運用知識、自主地發現問題、研究問題和解決問題，以學生為中心，以知識掌握為基礎，以能力培養為主線，以提高素質為目的的一種新模式。集成電路設計實踐同樣需要采用先進的教學方式，提高學生的創新能力，培養研究型IC設計人才。
2 研究型實踐教學模式的作用分析
集成電路設計實踐引入研究型實踐教學模式，可以使相關領域的學生真正實現學有所用，不僅學習了集成電路設計的軟件知識，同時可以將課堂的理論知識通過工藝模型、電路設計、仿真方法來復現，從而更深入的理解理論知識，而且可以通過一些電路實例來解釋生活中的一些現象，激發學習的興趣。
集成電路設計是實踐性很強的一個方向，要求將工藝、器件、電路、版圖四個方面的理論課程融會貫通，而傳統的實踐教學旨在加強學生對軟件的認識，忽略對理論內容的加深與貫通。通過研究型實踐教學模式的開展，可以在保證教學大綱不變的前提下，通過選擇適用性較強的實踐內容，使學生一方面能夠將各門理論課的知識加深及貫通，另一方面可以使學生接觸到用人單位感興趣的課題內容，有利于學生加強實踐的動力和持續進步。通過研究型實踐，對學校而言，可以培養更優秀學生；對學生而言，可以掌握前沿知識、促進就業。
研究型實踐成果的實現為學生的晉升、發展提供支持。學生的實踐研究成果如能公開發表或獲獎，能解決實際工作中的問題，這無形中為學生在工作崗位上的晉升、發展增加籌碼。這在最大程度上激發學生的實踐興趣，是其他任何實踐模式都不可比擬的。同時，研究型實踐教學鼓勵學生多看文獻、多寫總結報告，這也為學生撰寫本科畢業論文打下良好的基礎。
3 研究型實踐教學模式的具體實施
3．1 課程結構優化
指導學生接觸各類資料，能夠提出問題，進而解決問題以掌握知識、應用知識，完成對知識的一個探求過程；對實驗內容進行適當調整和完善，使課程體系更全面更科學，更能貼近行業發展，更能體現學生的主動性。
3.2 采用課堂討論進行專題研討的教學方法
在研究型實踐教學模式中，師生互動有助于學生對基本概念、基本理論、基本方法的理解和掌握。根據課程需要，結合國內外的研究現狀和發展趨勢，采用與行業內吻合的實驗軟件，挑選合適的電路原型做仿真設計，并共同探討電路的優化方案。
3．3 專業資料查詢能力培養
為學生提供研究資料或指導學生進行資料查詢、整理，鼓勵學生從圖書館、書店、網絡等各種途徑查閱文獻資料，以充實自己的研究基礎。提醒學生要對已收集的資料進行批判性的研究，去偽存真，指導學生從這些資料中總結、分析、解釋與實踐研究課題相關的理論、知識經驗以及前人的研究成果。
3．4 指導學生撰寫專題論文（報告）
在研究型實踐教學過程中，指導學生通過論文、調查報告、工作研究、分析報告、可行性論證報告等形式記錄實踐研究成果。在撰寫論文時，要求學生要了解實踐課題研究報告的一般撰寫格式；要先擬訂論文的寫作提綱，組織好論文的結構，做到綱舉目張；會用簡練、嚴謹、準確的語言表達自己的思想，不追求文章的長短。指導學生開展專題電路討論，由學生根據自己感興趣的課題來查找文獻資料，進行研究，完成電路設計和仿真，最后完成專題論文的撰寫。
3．5 鼓勵學生參與課題研究
為調動學生參與科研創新活動的積極性，激發學生的創新思維，提高學生實踐創新能力，鼓勵學生參加老師的課題，鍛煉學生的動手能力，培養“研究型”的思維模式。
4 研究型實踐教學模式對教師和學生的要求
4．1 研究型實踐教學模式對教師的要求
研究型實踐教學模式的實施對任課教師提出了新的要求：一是要熟練地掌握課程的基礎知識和內在結構，還要掌握與課程相關的專業基礎知識和實踐的基本技能；二是要掌握學科最新信息，不斷更新知識，了解課程所涉及學科的最新動態和取得的最新研究成果；三是要熟練運用科學研究的方法和手段。這些都對教師提出了更高的要求。
4.2 研究型實踐教學模式對學生的要求
研究型實踐教學模式對學生的要求：一是學生要有一定的知識積累，儲備了比較完備的基礎知識；二是要求學生具有一定的專業知識水平，熟練掌握集成電路的一些理論知識；三是要求學生具備一定的自我控制能力和自學能力；四是要求學生具備一定的科學研究能力。在研究型教學中，學生積極參與顯得尤為重要，需要充分調動學生的積極性和主動性。
參考文獻
［1］黃雪梅.研究型實踐教學有效實現的三個關鍵環節[J].理工高教研究, 2009,4,28(2):136-137.
關鍵詞：集成電路版圖CAD；實踐教學；課程實驗；課程設計
Research on practice teaching mode of computer aided design of IC layout course
Shi Min， Zhang Zhenjuan， Huang Jing， Zhu Youhua， Zhang Wei
Nantong University， Nantong， 226019， China
Abstract： In this paper， the practice teaching mode of Computer Aided Design of IC layout course is discussed. According to one trunk line and two related course experiments mode， the experiment contents and methods were designed and implemented. Meanwhile， other efforts including emphasis of extracurricular scientific competition and reform of course practicum， were adopted to pay attention to the cultivation of comprehensive ability for students. The practice teaching mode proved that better teaching effect have been obtained.
Key words： Computer Aided Design of IC layout； practice teaching mode； course experiments； practicum
目前，高速發展的集成電路產業使IC設計人才炙手可熱，而集成電路版圖CAD技術是IC設計人才必須具備的重要技能之一。集成電路版圖CAD課程是我校電子科學與技術專業和集成電路設計與集成系統專業重要的專業主干課，開設在大三第二學期，并列入我校第一批重點課程建設項目。本課程的實踐教學是教學活動的重要組成部分，它是對理論教學的驗證、補充和拓展，具有較強的直觀性和操作性，旨在培養學生的實踐動手能力、組織管理能力、創新能力和服務社會能力。結合幾年來的教學實踐，筆者從本課程實驗、課程設計、課外科技競賽等實踐環節的設計工具、教學內容設計、教學方法和教學手段、師資隊伍建設以及考核管理等方面進行總結。探討本課程實踐教學模式可加強學生應用理論知識解決實際問題的能力，提升就業競爭力，對他們成為IC設計人才具有十分重要的意義。
1 版圖設計工具
集成電路CAD技術貫穿于集成電路整個產業鏈（設計、制造、封裝和測試），集成電路版圖設計環節同樣離不開CAD工具支持。目前業內主流版圖設計工具有Cadence公司的Virtuoso，Mentor Graphics公司的IC Flow，Springsoft公司的Laker_L3，Tanner Research公司的L_Edit和北京華大九天公司的Aether等。這些版圖設計工具的使用流程大同小異，但在自動化程度、驗證規模、驗證速度等方面有所差異，在售價方面，國外版圖設計工具貴得驚人，不過近年來這些公司相繼推出大學銷售計劃，降低了版圖設計工具的價格。高校選擇哪種版圖設計工具進行教學，則視條件而定。我校電子信息學院有2個省級實驗教學示范中心和1個省部共建實驗室，利用這些經費，我們購買了部分業內一流的EDA工具進行教學和科研。目前，我校版圖設計工具有北京華大九天公司的Aether和Springsoft公司的Laker_L3。
2 兩種相輔相成的實驗教學模式
我校集成電路版圖CAD課程共48學時（理論講授24學時、實驗24學時），實驗環節是本課程教學的重要部分，在有限的實驗教學時間內既要完成教學內容，又要培養學生創新能力，需要對實驗教學模式進行改革和創新。本課程實驗教學的目的與要求：與理論教學相銜接，熟練使用版圖設計工具，學會基本元器件、基本數字門電路、基本模擬單元的版圖設計，為本課程后續的課程設計環節做準備。緊緊圍繞“一個規則（版圖幾何設計規則）、兩個流程（版圖編輯流程和驗證流程）、四個問題”這條主線設計實驗內容[1，2]。要解決的4個問題分別是：（1）版圖設計前需要做哪些準備工作？（2）如何理解一個元器件（晶體管、電阻、電容、電感）的版圖含義[3，4]？（3）如何修改版圖中的幾何設計規則檢查錯誤？（4）如何修改版圖和電路圖一致性錯誤？表1為本課程實驗內容、對應學時及對應知識點。筆者設計了兩種相輔相成的實驗教學模式：系統化實驗教學模式和實例化實驗教學模式。系統化實驗教學從有系統的、完整的角度出發設計了實驗教學內容，如設計實驗3（數字基本門電路版圖閱讀）時，安排了5學時，采用3種版圖閱讀方式：讀現有版圖庫中的單元電路版圖、顯微鏡下讀版圖和讀已解剖的芯片版圖照片。針對同一內容，采用不同形式，彼此類比，加深印象，既有實物，又有動手操作，增強了直觀性和感性認識。又如設計實驗5（模擬單元MOS差分對管版圖設計）時，安排了5學時，從器件匹配的重要性入手，給出MOS差分對管的電路圖，講解具體器件的形狀、方向、連接對匹配的影響，特別是工藝過程引入器件的失配和誤差，對MOS差分對管的3種版圖分布形式（管子方向不對稱形式、垂直對稱水平柵極形式、垂直對稱垂直柵極形式）進行逐一分析，指出支路電流大小對金屬線的寬度要求，對較大尺寸的對管，采用“同心布局”結構。實例化實驗教學先提出目標實例，圍繞該實例，設計具體步驟，教師先示范，學生再模仿，如設計實驗7（集成無源器件版圖設計）時，由于集成電阻、電容和電感種類很多，不能面面俱到，要求只對多晶硅電阻、平板多晶硅電容和金屬多匝螺旋形電感等常用元件進行版圖分析和設計。課堂實驗的內容和課時是有限的，為此我們設置了課外實驗項目，感興趣的學生選取一些實驗項目自己完成，指導教師定期檢查。學院開放了EDA實驗中心（2007年該中心被遴選為省級實驗教學示范中心建設點，2009年12月通過省級驗收），學生對本課程很感興趣，課外使用EDA實驗室進行自主實驗相當踴躍。通過上述的實驗教學方法，特別是課外實驗項目的訓練，學生分析問題、解決問題的能力和科研素養得到了提高。
表1 課程實驗內容、對應學時及對應知識點
表1（續）
4 基于0.6μmCMOS工藝的數字門電路版圖設計 5 理解上華華潤0.6 μm硅柵CMOS幾何設計規則；學會CMOS反相器、傳輸門、與非、或非等基本門電路版圖設計；DRC檢查。
5 基于0.6 μmCMOS工藝的MOS差分對管版圖設計 4 MOS差分對管版圖設計，包括匹配原則、同心布局等，DRC檢查。
6 版圖電路圖一致性檢查 3 掌握LVS流程、LVS錯誤修改。
7 集成無源器件版圖設計 3 多晶硅電阻、平板多晶硅電容和金屬多匝螺旋形電感等常用元件版圖設計。
3 改革課程設計環節
課程設計是本課程培養學生工程應用能力的綜合性實踐教學環節，時間2周，集中指導，提前1個月發給學生任務書和指導書，每個班配備2名指導教師，注重過程控制。筆者在教學內容、考核等方面進行了改革和創新：在教學內容設計上，給出了必做題和選做題，在選做題中要求每位學生完成數字電路版圖1題和模擬電路版圖1題，具體題目由抽簽決定，做到1人1題，避免學生抄襲。考核成績由課程設計成果（占50%）、小論文（占30%）、答辯（占20%）三方面綜合給出。以往的課程設計報告改為撰寫科技小論文，包括中英文題目、中英文摘要及關鍵詞、引言、電路原理與分析、版圖設計過程、分析與討論、結束語和參考文獻，讓學生學習如何撰寫科技論文。精選優質小論文放在本課程網上學習資料庫里，供學生相互傳閱和學習。課程設計答辯具體要求參照畢業設計（論文）答辯要求，包括準備PPT講稿、講解5分鐘、指導教師點評等過程，每位學生至少需要10分鐘時間。學生對課程設計答辯反映相當好，鍛煉了語言組織和口頭表達能力，而且相互間可以直接交流和學習。我們還挑選課程設計成績優秀的學生參加校內集成電路版圖設計大賽。雖然課程設計的改革和實踐需要教師付出很多精力和時間，但我們無怨無悔，學生的認可和進步是我們最大的收獲。
4 精心指導學生參加課外科技競賽
目前我校學生參加的集成電路版圖設計競賽有校級版圖設計大賽以及行業協會和企業組織的版圖設計競賽等。由校教務處主辦，電子信息學院承辦的南通大學版圖設計大賽是校級三大電子設計競賽之一，每年8月底舉行，邀請集成電路設計公司一線設計人員和半導體協會專業人士擔任評委，增加了競賽的專業性和公正性，目前已經舉辦了6屆，反響不錯。從校級版圖設計大賽獲獎者中挑選一部分學生參加行業協會和企業組織的版圖設計競賽，如蘇州半導體協會主辦的集成電路版圖設計技能競賽、北京華大九天公司主辦的“華大九天杯”集成電路設計大賽，其中“華大九天杯”集成電路設計大賽將挑選優秀獲獎學生參加華潤上華的免費流片，學生經歷從電路設計、版圖設計及驗證、流片到測試各個環節，提高了綜合訓練能力。
5 加強師資隊伍建設
要提高課程實踐環節的教學質量，關鍵是指導教師要思想素質好，專業理論知識強，科研水平高，因此我們著力建立一支年齡結構、職稱合理的實踐教學隊伍。目前很多年輕教師是從校園走向校園，畢業后直接上崗指導學習實踐，缺少工程實踐經歷和經驗。為了提高教師自身的業務水平，加強對年輕教師的培養，近十年來，我院每年暑假舉行集成電路CAD技術實踐培訓班，由經驗豐富的教學、科研一線教師主講；不定期地邀請一流IC設計公司一線設計人員來院開設講座；同時挑選年輕骨干教師到一流IC設計公司學習和實踐，時間至少半年以上；現已聘請IC設計公司一線設計人員6人為兼職教師，指導課程設計和畢業設計。集成電路CAD技術日新月異，課程實踐環節師資隊伍建設必須與時俱進。
6 結束語
我校電子科學與技術專業、集成電路設計與集成系統專業2012年被評為省重點建設專業，也是江蘇省首批培養卓越工程師的專業。集成電路版圖設計是這兩個專業卓越工程師培養計劃的重要內容之一，總結和探討集成電路版圖CAD課程實踐教學意義重大，今后我們要繼續推進該課程實踐環節的建設與改革，不斷探索，為我國集成電路設計人才的培養而努力奮斗。
參考文獻
[1] 施敏，孫玲，景為平.淺談“集成電路版圖CAD”課程建設[J].中國集成電路，2007（12）：59-62.
[2] 施敏，徐晨.基于九天EDA系統的集成電路版圖設計[J].南通工學院學報：自然科學版，2004，3（4）：101-103.
本文以微電子專業人才培養為例，針對我校微電子專業教學資源庫的建設，從微電子的需要來說明其重要性，通過與企業聯合分析職業崗位的工作內容、工作崗位、工作職業技能來合理開設學校的相關課程，來培養專業性技術人才的學生[1]。
現狀與背景分析
國家的需求。微電子技術都是高科技、高風險、高投入、高利潤的行業，而且是一個國家、地區科技、經濟實力的反映，美國就是以集成電路設計、制造為核心的地區，讓美國擁有了世界上一流的計算機和IT核心技術，為此，中國于1998年下發了《鼓勵軟件產業和集成電路產業發展的若干政策》的18號文件，大力支持、鼓勵我國微電子產業發展。
企業的需求。從2005年8月的西永微電子園的建立，北大方正FPC等十大項目的建設，200億資金的投入。到2015年4月8號，東方重慶8.5代新型半導體顯示器件及系統項目，在重慶兩江新區水土工業開發區舉行產品投產暨客戶交付活動。該項目總投資328億，為重慶近年來最大投資項目。如此浩大的產業發展，必將大量需求各階層微電子技術人才[2]。
高職學院自身的需求。近幾年，高職教育在改革和發展中取得許多可喜的成果。但是專業不對口，學生興趣缺乏，企業抱怨人才不足，應屆畢業生的實踐技能不夠等相關問題也成為我們教學的薄弱環節。基于職業崗位來分析，才能真正讓學生畢業更快的適應工作環境，解決專業不對口問題。
高職學生的需求。高職學生都期望通過學校專業課程學習，找到一份合適的工作。學生也在思考如何將專業知識轉化成專業能力，如何消化書本內容。學生期望能學習在以后的工作崗位更實用的課程內容。因此基于職業崗位分析構建微電子專業課程，能更好的教學，讓學生明確的學習提升自己的能力，同時幫助學生就業，解決專業不對口等問題。
研究內容、目標、要解決的教學問題
研究內容和目標。通過往屆畢業學生的就業情況分析對應的崗位，找出專業不對口，或者就業工作不影響的主要問題。通過修改課程教學模式，提高學生興趣，激發主觀能動性。通過調研會邀請重慶44所，24所，西南集成設計有限公司等從事微電子行業的公司，分析高職學生通過學生什么課程能快速適應崗位，達到合理構建微電子課程來使高職學生具有對應的崗位能力，從而有效地培養微電子人才[3]。
要解決的教學問題。激發學生對課程的興趣，提升主觀能動性；學生不僅掌握對應崗位的理論知識，也要有熟練對應崗位的實際動手能力；調研企業崗位，分析微電子集成電路設計課程的建設；調研全國高職微電子課程開設，合理調整集成電路設計課程。
采取的分析方法
文獻研究法：利用網絡、報刊等媒介，搜集與課堂教學模式相關的專著、論文等文獻資料，掌握課堂教學模式研究，掌握相關理論知識和國內外對課堂教學模式研究現狀。
企業調研法：派成員組去江蘇，上海，成都等微電子發達區域了解微電子產業發展對應的崗位需求。在我校組織的微電子行業專家職業分析研討會，邀請重慶24所、44所、西南集成有限公司、鷹谷光電等行業專家從微電子高職學生崗位需要來分析，構建微電子專業課程建設[4]。
實驗教學法：用微課進行微電子專業課程的建設，利用我校作為西南地區唯一的仿生產工藝線，以及封裝測試線，配套生動形象來表達上課內容。“校企合作，工學結合”，讓學生直接企業頂崗實習，驗證微電子專業課程建設對應崗位的合理性，優化調整。通過微電子相關的職業技能大賽嵌入式比賽等等提升學生興趣，對應的課程建設學習。
微電子專業課程建設
本校通過與微電子多個企業聯合分析，將微電子專業課程分成集成電路制造、集成電路設計、集成電路封裝、集成電路測試、半導體行業設備維護、半導體安全生產管理等相關方向，然后轉為為A、B、C三類課程，由最基礎的理論知識，如計算機使用，英語閱讀，電路分析，工具使用到專業性技能的操作和綜合職業技能的培養。
A類課程轉換分析表提供的職業需求信息為基礎，并依據課程的需要可補充相關理論知識信息，使課程具有理論知識的相對系統性和完整性。如分半導體器件物理，半導體集成電路，工程制圖，電子材料，SMT工藝等基礎課程。
B類課程的目的是培養基本技能。可以通過集成電路版圖設計實訓，集成電路生產工藝實訓，集成電路封裝工藝實訓，集成電路測試實訓，自動化生產線安裝與調試實訓等課程培養學生的基本技能。
C類課程的目的是培養綜合職業能力，也稱為綜合職業能力課程。通過學習集成電路制造工藝，半導體工廠設計與管理，集成電路封裝工藝，半導體工藝設備，集成電路的可靠性等相關課程來培養學生的綜合職業能力，從工藝到測試，電路到自動化的職業系統化培養。
【關鍵詞】A/D轉換器；逐次逼近；全差分；阻容混合；自調節比較器
Abstract：A 12 bit CMOS fully differential SAR ADC is presented in this paper.The principle and structure of the circuit are analyzed，and the impact of each part of the circuit on the properties of the ADC was mentioned.The new type of DAC_SUB resistor string and self adjusting comparator structure was put forward.The influence of VCM jitter on the circuit was calculated.Based on TSMC 0.18 μm 1.8V/3.3V CMOS process，the fully differential resistor capacitor hybrid structure was adopted in order to realize the ADC circuit design.The device occupied a layout area of 390um×780um.Test results show that under 1 Ms/s sampling rate，when the frequency of input signal is 31.37kHz，the ENOB is 10.76 bit，and the power consumption is about 2mW.
Key words：A/D converter；successive approximation；fully-differential；resistance capacity hybrid；self_adjusting comparator
1.引言
隨著數字電路技術和通信技術的快速發展，用數字電路處理模擬信號的應用日益廣泛，A/D和D/A轉換器在模擬系統和數字處理系統界面起著橋梁的作用。為滿足各種不同的檢測及控制任務的需要，A/D轉換器的高速與高精度的設計要求越來越高，結構多樣、性能各異的A/D轉換電路應運而生。A/D轉換器的市場前景非常開闊，研制A/D轉換器具有十分重要的意義。當前A/D轉換器（ADC）的設計主要采用的結構有全并行閃爍型（flash）、折疊內插型、過采樣Σ-型、流水線（Pipeline）型、二步式（two-step）及逐次逼近型（SAR）。逐次逼近式A/D轉換器的主要優點是原理簡單、便于實現、不存在延遲的問題，由于這些優勢，它常常與其它功能集成在一起。逐次逼近式模/數轉換器（SAR ADC）以中等速度、中等分辨率、低功耗以及低成本被廣泛應用于白色家電控制、生物醫學儀器以及便攜式設備中。
2.CMOS全差分SAR ADC設計
2.1 SAR ADC原理
逐次逼近式ADC又稱為二進制搜索ADC，由DAC產生一個模擬信號并與輸入信號進行比較，同時比較的結果也反饋給SAR，通過SAR輸出的控制信號來調節DAC的輸出，使其逐漸逼近模擬輸入信號，直到SAR最后一位控制信號確定，則一次轉換完成。典型的逐次逼近ADC包括采樣保持器、DAC、比較器、數字控制邏輯電路及其他模擬電路。圖1為SAR ADC的結構圖。
圖1 SAR ADC結構圖
Fig.1 The structure of SAR ADC
2.2 阻容混合型DAC電路改進
DAC主要有電壓定標型、電荷定標型、混合型結構。電阻串DAC組成的電壓定標型最大的優勢是能保持良好的單調性，但隨著位數增加電阻數和開關數都指數增加，所占的芯片面積也大大增加。電荷定標型逐次逼近ADC功耗一般比較小，并且不需要額外的采樣保持電路，但是電容的精度和所需的面積都是限制位數的因素，隨著位數的增加，最大電容與最小電容的比值也大大增加，它們之間的匹配性能就不容易控制在需要的范圍以內，而且面積也大大增加了。解決這一問題的辦法是采用混合式結構進行擴展。圖2為全差分阻容混合式結構DAC示意圖。
圖2 全差分阻容混合式結構DAC的示意圖
Fig.2 The hybrid structure diagram of DAC with resistance and capacitance
如圖2所示，本設計DAC高八位采用電容，低四位采用電阻。低四位用電阻實現良好的單調性，高八位用電容達到高位的精度要求。傳統3位電阻串DAC電路如圖3所示。
圖3 傳統（1）和改進（2）全差分電阻串DAC電路圖
Fig.3 The traditional and improved differential resistance string DAC circuit
圖3中的vout1和vout2分別接到兩個電容陣列的終端耦合電容上，采用圖3（1）所示傳統電阻串結構ADC的第一個轉換點在1LSB處，量化噪聲（rms）比較大，該電路的量化噪聲為：
（1）
對圖3（1）傳統電阻串結構進行改進，將每個電阻串中的電阻R分成兩個1/2R電阻，然后將這兩個電阻分別放在電阻串的兩端，圖3（2）以3位DAC為例闡述其原理。本設計通過改進傳統全差分電阻串DAC，ADC的第一個轉換點在1/2LSB處，可以減小量化噪聲。
為說明改進電路如何減小量化噪聲，在此先介紹該DAC的工作過程。放電階段電容陣列的上下極板均接VCM；采樣階段一個電容陣列下極板接VIN，另一個電容陣列下極板接VINB，兩個電容陣列的上極板電壓為（VIN+VINB）/2，上下極板壓差為（VIN-VINB）/2；保持階段電容的下極板接到VCM，耦合電容則分別接在VOUT1和VOUT2上，由于b0 b1 b2均為低電平，此時改進電阻串的VOUT1和VOUT2電壓分別為31（VREFP-VREFN）/64和33（VREFP-VREFN）/64處，根據電荷守恒定律，對VIN處的電容陣列有：
（2）
解得：
（3）
同理對VINB端的電容陣列有：
（4）
在比較過程中兩個電容陣列的上極板電壓分別為：
（5）
（6）
計算可得兩輸入端的電壓差為：
（7）
于是可知ADC的第一個轉換點在1/2LSB處，其量化噪聲為：
（8）
通過改進傳統電阻串DAC結構，可使SAR ADC的量化噪聲減小到原來的1/4。
2.3 時間自調節比較器
本設計采用時間自調節比較器結構，該比較器在比較過程中有一位比較結果產生后，將使得另一信號LATCH拉高，并且通過LATCH信號控制電荷的重新分配，這樣可以使得比較和電荷重新分配兩個過程最有效的利用整個時鐘周期，使得電荷重新分配既靈活又充分。
圖4 時間自調節比較器示意圖
Fig.4 The cycle action sketch of self_adjusting comparator
如圖4所示，在CLK上升沿時刻LATCH信號拉低，比較器中VIN+與VIN-開始進行比較，產生的比較結果VOUT-與VOUT+可導致LATCH信號重新拉高，于是此次比較過程結束。而比較器的結果和控制信號LATCH又可使得SAR結構確定當前位并將下一位置為零，于是開始進入新的電荷重新分配周期。這種比較器結構沒有采用CLK作為電荷重新分配的控制信號，而是通過一個中間產生的信號LATCH來控制，使得電荷重新分配的時間從半個時鐘周期增加到半個多時鐘周期，這樣電荷分配較為充分，有利于提高ADC的采樣速率。
2.4 推算VCM抖動對電路的影響
VCM為（VREFP+VREFN）/2，用DAC電阻串分壓得到，為了準確得出VCM抖動對電路的影響，用圖5的n時刻電容陣列示意圖進行推導。假設接VREFP端的電容陣列中，有a倍單位電容值的電容接VREFP，那么還有255-a倍單位電容值的電容接n時刻（第n位轉換完成，為方便說明，設n
圖5 n時刻電容陣列示意圖
Fig.5 The capacitor array at n time
下面根據電荷分配的基本原理，推導n+1時刻電容陣列的轉換過程，電荷重新分配如公式（9）所示：
（9）
如果VCM（n+1）=VCM（n），則有：
（10）
如果VCM（n+1）=VCM（n）+ΔVCM，則有：
（11）
同理有：
（12）
如果VCM（n+1）=VCM（n），則有：
（13）
如果VCM（n+1）=VCM（n）+ΔVCM，則有：
（14）
比較式（11）與（14）可知由于VCM抖動產生的ΔVCM導致V（n+1）+和V（n+1）―的變化量相等，都為：
（15）
由以上的推導結果可知VCM的抖動并不會改變V（n+1）+和V（n+1）―的大小關系，即不會導致電路產生錯誤的輸出結果。
3.版圖繪制
本文的版圖布局是按照TSMC工藝規劃設計的。由于對電容的容差要求非常嚴格，在版圖設計中，充分考慮了電容之間的匹配問題。本設計高八位有八個電容，外加一個耦合電容，分別給他們進行編號，以0代表耦合電容，以1～8代表自低權位至高權位的8個電容，電容陣列的版圖布局如圖6所示。
圖6 電容版圖規劃示意圖
Fig.6 Layout structure of capacitances
該電容版圖規劃示意圖中的空白部分則是虛擬電容，目的是盡量使電容周邊環境相同，形成相同的刻蝕環境。本設計版圖雖然浪費了一些面積，但是保證了最大的匹配精度。
另外，比較器和latch電路都是采用雙端輸入雙端輸出的結構，該結構中兩支路對稱的管子需要盡量做到匹配，本設計采用的是中心對稱的多叉指結構。比較器和DAC部分版圖用guarding包圍，以防止外界干擾。SAR ADC整體電路版圖如圖7所示，該版圖面積約為880um×1300um，核心版圖尺寸為390um×780um。
圖7 電路版圖
Fig.7 Layout of the circuit
4.仿真及流片測試結果
本設計在TSMC 0.18μm標準CMOS工藝下實現，并用spectre進行仿真，得到電路的主要參數。
圖8 比較器的蒙特卡洛分析
Fig.8 The Monte Carlo analysis of comparator
如圖8所示，對比較器進行蒙特卡洛分析，輸出失調電壓90%在6mv以下，除以增益得到的等效輸入失調電壓小于0.4mv，即小于1/2LSB，能夠滿足電路要求。流片后制作如圖9所示板級電路進行測試，得到SAR ADC的測試結果，輸入信號頻率為31.37k與117.17k的功率譜密度（PSD）圖分別如圖10（1）與（2）所示。
圖9 測試電路板
Fig.9 The test circuit board
圖10 功率譜密度圖
Fig.10 The power spectral density
測試結果總結如表1所示：
表1是本設計SAR ADC的基本（下轉第64頁）（上接第21頁）性能總結，電路工作的溫度范圍是-40℃到125℃，仿真及測試條件為VDD=3.3V，VSS=0V，VREFP=3.3V，VREFN=0V。
表1 SAR ADC動態性能測試結果
Table1 The dynamic performance of SAR ADC
參數 測試結果
采樣頻率 1MS/s
信號頻率/Hz 31.37k 117.17k
ENOB/bit 10.76 10.43
SNDR/dB 66.56 64.57
SFDR/dB 71.61 68.49
表2 SAR ADC性能對比
Table2 Comparison of performance of SAR ADC
文獻 工藝
CMOS fS
（MS/s） ENOB
（bit） P
（mW） FOM
（pJ/step）
[6] 65nm 0.2 9.27 0.44 3.56
[7] 90nm 2.5 9.43 6.62 3.84
[8] 180nm 0.58 9.8 2.23 4.31
本文 180nm 1 10.76 2 1.15
為了與近期的論文結果進行對比，本文將采用優質因數（figure-of-merit―FOM）作為衡量標準。
（16）
其中P代表ADC的功耗，測得有效位數（ENOB）時的采樣頻率為。
表2列出了與近期文獻的結果對比。對比結果顯示，本文所設計的ADC擁有更高的性能指標。
5.結論
本設計SAR ADC采用一種新型電阻串結構的子DAC和時間自調節比較器，并推導和分析了VCM抖動對電路的影響。通過成功流片并制作板級樣品驗證了該電路設計的正確性。此A/D轉換器將嵌入MCU，應用于便攜式設備中。
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作者簡介：
黃玲（1988―），女，湖南瀏陽人，碩士研究生，研究方向：集成電路設計。
姜巖峰（1972―），男，甘肅人，北方工業大學教授，碩士生導師，主要研究方向：集成電路設計。
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論文摘要：隨著深亞微米工藝的發展，影響信號完整性的因素如電遷移，天線效應，電壓降落，串擾等逐漸顯現出來，由于這些因素影響了芯片的信號完整性，導致電路性能的大幅下降，甚至使電路失效。因此對這些影響信號完整性因素的分析和解決是非常必要的。
由于芯片功耗的不斷增加，互連線上的電流密度也越來越大，有可能造成了細線上的電遷移現象。在芯片制造過程中晶體管的柵極聚集的電荷可能會使柵擊穿即產生天線效應。互連線間的耦合電容的存在會導致一條線上的信號跳變時引起另一條線的信號穩定性，即發生串擾現象。
在本文中，我們不僅分析和總結了電遷移，天線效應，電壓降落，串擾這幾個影響信號完整性的因素，還著重對電壓降落問題進行了重點分析。隨著功耗的增加和電源電壓的降低，電壓降落變得越來越嚴重。我們把寄生電阻對電壓的影響進行了仿真，器件模型采用TSMC的器件模型庫，最后用CADENCE的SPECTRES電路模擬程序對電路進行瞬態分析。同時為了與不考慮寄生電阻的情況作對比我們也對理想的情況做了模擬，然后把二者的結果進行對比，分析電壓降落對電路性能的影響。
第1章 緒論
1.1 課題的背景及意義
自從1958年集成電路誕生以來，已經歷了小規模集成（SSI）、中規模集成（MSI）、大規模集成（LSI）的發展階段，目前已進入超大規模集成（VLSI）和特大規模集成（ULSI）階段，是一個“System on Chip”的時代。以最普遍的個人計算機微處理（如“X86”）為例，第一代16位的8086芯片中，共容納了約2.8萬個晶體管，到了32位以上586計算機微處理器（如“奔騰”），芯片內的晶體管元件數目已經高達500萬以上。
根據一般劃分，當半導體工藝的最小特征尺寸小于1微米時，稱之為亞微米設計技術，當最小特征尺寸小于0.5微米時，稱之為深亞微米設計技術(DSM：Deep Sub Micrometer)，而當進一步小于0.25微米時，可稱之為超深亞微米設計技術(VDSM：Very Deep Sub Micrometer) 。
現在國外商業化半導體芯片制造技術的主流已經達到0.25微米、0.18微米的線寬，利用該技術可制作256Mb的DRAM和600MHZ的微處理器芯片，每片上集成的晶體管數在108~109量級。預計今后的發展的趨勢是0.09微米以下，即集成電路已進入超深亞微米工藝時代[1]。
1.1.1 國內外相關技術的研究及發展現狀
1．國外的發展現狀
IBM Microelectronics公司的工程師John Cohn表示，襯底耦合、電容耦合和互感都不是大問題，而對信號完整性影響最大的是通過電源線耦合的噪聲，這種噪聲在130納米設計中日趨成為一個問題，而且很難分析和處理。Cohn聲稱：“通過電網的串聯RL耦合非常麻煩，在0.25微米工藝下根本沒有這一問題，在0.18微米工藝下可能只有一兩個個別情況出現問題。但是在當前的0.13微米工藝下，一個設計中幾十個或幾百個網絡受到這方面影響的情況并不少見。” 信號完整性問題應該在下述環節中著重強調，包括電路設計，布局布線和模擬。
在電路設計中，設計者有更多的機會能夠控制信號完整性，對于高扇出的模塊比如說時鐘驅動器設計者可以選擇用差分信號。
布局布線的準確性將會更加困難，在IC設計中對于布局布線工具必須包含全部的寄生參數提取，以實現對時鐘偏移率和延遲的精確預測，最終的布線器將會和信號完整性工具集成到一起，如果信號完整性低于理想的閾值，將會重新布線。Synopsys 規劃了Design Compiler的替代產品——Physical Compiler。Physical Compiler 將邏輯綜合與信號完整性分析和布局相結合，以此解決信號完整性問題。Physical Compiler與Chip Architect、Clock Tree Compiler以及 Route Compiler等相結合，可提供一種支持深亞微米產品設計、綜合和布局布線的方法。 Magma Design公司認識到，時序收斂是一種能夠避免因長導線和位置鄰近的導線間的信號方向和信號轉換速率而引起的信號完整性問題。該公司采取的辦法是，在設計師確定的約束條件下，先固定信號通路的時間設置，再改變布局來適應它。因此，即使拓撲結構變了，信號通路的特性仍保持不變。Cadence公司將它在幾年前購買的綜合技術與分析工具相結合而產生了PKS（物理智能綜合）工具，其流程與Synopsys的產品相似。
電路的模擬也很重要。 Spice是在晶體管一級對電特性進行建模的最常用的工具但是在深亞微米設計師有許多局限性。Celestry 公司已經研制出一種基于晶體管的仿真器UltraSim，它可以在合理的時間內按計算能力提供達到Spice精度的結果，以解決深亞微米的問題。為了有效地對信號完整性問題進行驗證，首先應該準確地建立影響完整性問題的模型然后用工具進行寄生參數提取和驗證，對于建模，有二維，準三維和三維模型三種。二維模型的特點是適合于大計算量的參數提取，因此適合于全芯片的提取，三維模型最準確但是完全用三維模型將耗費大量的時間，為此只有在對一些關鍵網絡進行提取時才使用三維模型。
在集成電路布線中，鋁被廣泛使用，其布線工藝較為簡單。1997年9月，IBM公司率先推出一種稱為CMOS 7S的新技術，該技術在集成電路設計中采用銅代替鋁作為外部導電材料，使電路布線的尺寸更加微小，芯片處理邏輯運算的能力更強。1997年，IBM公司了可用于集成電路生產的銅布線工藝。1998年，AMD公司便開始向銅布線工藝轉移，這在當時是相當冒險的。如今工藝材料每4到5年就會出現一次變化，首先是銅，后來是低k電介質陸續進入生產工藝。而在鋁的時代，這種顯著的變化每10到20年才會出現一次。這使工廠的基礎設施必須能以較低的成本快速適應新的材料。采用低k電介質技術遇到的困難更多。低k電介質技術的引入相對落后了4到6年。這一技術的延遲引入使銅布線的很多優勢沒有發揮出來。早期的130nm工藝的邏輯設計有9層銅，與鋁布線工藝是一樣。其中很大一部分都用來補償二氧化硅的高電容。
2．國內的發展現狀
集成度增加，集成電路芯片上的連線數目急劇上升，國內采用多層金屬布線解決金屬化中遇到的困難。用兩層金屬布線可完成特征尺寸為10μm以上的集成電路，0.35μm需要4～5層，總連線長度可達到380m；0.13μm需要6～7層，總長度約為4km，予計到0.07μm需要10層，總長達到10km。采用多層金屬互連可以顯著縮短器件之間的連線密度，減小RC時間常數和縮小芯片，使速度、集成度和可靠性都得到提高。
用RLC模型來估計互連線間耦合電容及對其結果地一些模擬，基于分析得出地結論，研究一些算法，在一定的串擾約束下調整布線。
國內認為金屬互連線的電阻、金屬互連線間及金屬層間的電容是互連線主要的寄生元件，它直接決定著互連線的RC延遲，關聯著信號的串擾。降低互連線的電阻和線間及層間的總電容將減小互連線引起的時間延遲并改善串擾。低介電常數替代傳統的二氧化硅，以及互連線和電介質材料的幾何結構最優化是降低互連線寄生電容的兩個主要措施。用低電阻率金屬材料銅替代傳統的鋁作為互連線材料是降低互連線電阻的主要措施。
1.1.2 立題的目的與意義
學習并掌握深亞微米IC設計信號完整性問題的有關知識，找出影響信號完整性的因素，并研究其影響信號完整性的機理，對其提出一些解決方法，指導深亞微米IC設計，從而減少信號完整性對深亞微米IC設計的影響。
信號完整性定義為信號在電路中能以正確時序和電壓作出響應能力。信號完整性問題不僅存在于PCB板上，而且也存在于芯片內部，IC開關速度高、端接元件的布局不正確或高速信號的錯誤布線會引起SI問題，從而可能使系統輸出不正確的數據、電路工作不正常甚至完全不工作。由于深亞微米集成電路設計中一系列復雜而困難的技術問題，能否設計和制造深亞微米集成電路就成為衡量一個國家集成電路整體水平的主要標準。而信號完整性問題就是深亞微米集成電路設計中一系列復雜而困難的技術問題中極其重要的一個，為了更好地進行深亞微米IC設計，必須對信號完整性問題進行深入地研究。
1.2 論文結構
第1章為緒論，主要介紹課題的背景及意義、深亞微米工藝設計的發展狀況、相關領域的研究進展和本課題主要研究內容。
第2章是信號完整性的概述，主要分析了影響信號完整性的主要因素，并大致介紹了串擾噪聲(cross-talk)，電遷移（Electromigration)，電壓下降（IR Drop），天線效應（Antenna Effect）和接地反彈與襯底耦合（Ground bounce & Underlay coupling）的情況，而且還簡要介紹了解決這些影響因素的方法。
第3章主要研究了串擾，連線延遲和串擾是影響深亞微米版圖設計的兩個很重要的因素，兩者都是從時序上影響設計。本章分析了串擾的起因，串擾可以由三種耦合機制引起，即電容、電感和輻射。從本質上說，輻射耦合是一種自感EMI擾亂，并可以把它視作在EMI設計框架里面。而且本章還詳細介紹了電容串擾和電感串擾及其解決方法。
第4章主要研究了電遷移，在電路規模不斷擴大，器件尺寸進一步減小時，互連線中電流密度在上升，鋁條中的電遷移現在更為嚴重，成為VLSI中的一個主要可靠性問題。本章首先介紹了電遷移的原理及其影響因素，然后介紹了它的失效模式，最后分析了電遷移的解決措施。
第5章主要研究了電壓降，IR Drop是由電線電阻和電源與地之間的電流所產生的。如果電線的電阻值過高或者單元的電流比預想的要大，一種難以接受的電壓下降就會出現。簡單的增加電線的線寬，降低電阻，并且由此電壓降低，但是同時它也會減少布線的面積，并且在大多數條件下不會被接受。確立設計之后，從事于IR Drop問題，當今所普遍應用的技術并不是對這些問題行之有效的方法。為了使設計中電流下降的位置更加完善，并且可以自動地通過更寬地金屬層為IR Drop的最低估計值提供路徑，其所需要的是科學的設計和可用來實施的工具。本章進行了模擬仿真實驗，證實了本章的論述。
第6章主要研究了天線效應。本章首先介紹了天線效應的機理，然后論述了它的影響因素，最后提出了其解決方法。
第2章 信號完整性的概述 2.1 信號完整性的定義
信號完整性（Signal Integrity）是指信號未受到損傷的一種狀態。它表明信號通過信號線傳輸后仍保持其正確的功能特性，信號在電路中能以正確的時序和電壓作出響應。由IC的時序可知，如果信號在穩態時間(為了正確識別和處理數據，IC要求在時鐘邊沿前后輸入數據保持不變的時間段)內發生了較大的跳變，IC就可能誤判或丟失部分數據。若信號具有良好的信號完整性，則電路具有正確的時序關系和信號幅度，數據不會出現錯誤的捕獲，這意味著接收端能夠得到正確的數據。相反，若出現信號完整性故障，就會引起任意的信號跳變，使信號不能正常響應，導致系統工作異常，性能下降[3]。
2.2 信號完整性的起因及表現
隨著IC生產工藝尺寸的不斷縮小和die尺寸的不斷增大，對設計方法學和EDA工具的要求越來越高，對于IC設計團隊來說進行0.18微米以下的設計將面臨著越來越嚴峻的挑戰，由于目前缺少能有效解決信號完整性問題的設計方法學和工具，由信號完整性引起的邏輯和時序問題，常使芯片不能實現時序的正確收斂或測試過程中不能正常工作。假如設計工程師沒有充分考慮信號的完整性問題，原來工作正常的產品在應用現場就存在發生故障的風險。仿真試驗結果證實，IC開關速度過高、端接元件的布局欠妥、電路的互連不合理等都會引起信號完整性問題。信號完整性主要包括串擾、天線效應、電遷移、電壓下降等。
(1) 串擾噪聲(cross-talk)
串擾是指毗鄰兩金屬線的線間耦合電容引起的噪聲現象。互連線耦合電容包括平行線間耦合電容、交叉線間耦合電容、線對地耦合電容等(見圖2-1)。當一條金屬線中傳輸的信號發生跳變時，與其相鄰的金屬線中由于耦合電容（見圖2-1）的作用而伴隨著電荷的轉移，噪聲大小取決于信號的轉換速率。串擾噪聲對芯片的影響有二：
1. 串擾延遲。串擾對時序的影響，會使高速芯片不能以最快速度工作（見圖2-2 a）。
圖2-1 互連線電容的類型
a)
b)
圖2-2 串擾噪聲引起的信號延遲(Timing Error)和邏輯錯誤(Logic Error)
因為“受害”節點的時序是通過門電路的時延、相互連接的延遲以及相鄰節點的狀態決定，因此由串擾產生的時序問題微妙而復雜。每個周期都存在延遲，而不僅僅是互連引起的延遲，這些延遲的變化會造成時序無法收斂；
2. 串擾假信號會引起某些寄存器的錯誤邏輯狀態（見圖2-2 b）。當兩個或兩個以上的布線路徑存在一定距離并呈并行分布時，彼此之間就存在把脈沖從一個節點傳到另一個節點的耦合電容。如果一個“攻擊”節點信號發生變化，可導致鄰近的“受害”節點瞬態呈現一個異常的邏輯值，從而引起邏輯的異常改變，其結果引起邏輯運算的重復錯誤[2]。
(2) 電遷移（Electromigration)
電遷移現象是由于電源線和信號線上過高的電流密度導致的。
1. 金屬電源線中的過高電流密度而引起的“電子風”，使得金屬離子遷移，從而形成了導線的空洞而導致某些情況下的斷路以及由遷移走的金屬堆積在別處而形成的短路現象（見圖2-3）。
2. 信號線的電遷移有時又稱為導線自熱，是由于互連線上信號的高速變化對電容的不斷充放電而引起的。當脈沖通過導線時，導線本身的功耗將使導線溫度超過氧化層溫度。氧化層和導線之間的溫度差異會產生機械應力，最終使導線斷裂。低K值的電介質熱傳導性差，機械強度低，因此用其制作的導線自熱問題將更為嚴重。導線自熱問題由來已久，但在0.25微米及其以下工藝必須采用智能化程度更高的設計工具來解決導線自熱問題，否則芯片將無法工作。
圖2-3 電源線電遷移引起的空洞和小丘現象
(3) 電壓下降（IR Drop）
電壓降是由于電源線自身存在一定的電阻，或者單元的電流比預想的大而產生的電壓下降。可導致門和信號的延遲從而引起時序退化和時鐘偏移，以及噪聲容限的降低。IC只能按規定的時序接收數據，過多的信號延遲可能導致時序違背和功能的混亂，而且延遲會使芯片的工作頻率降低，從而影響芯片的性能。時鐘偏移還會使系統的功耗加大（見圖2-4）。
單純的增加電源線的寬度會降低電阻從而降低電壓降，但是那會減少可用的布線面積，因此在多數情況下并不適用。
圖2-4 電源線網孔上的電壓降
(4) 天線效應（Antenna Effect）
天線效應發生在芯片生產的過程中，與晶體管相連的金屬導線由于其上面幾層金屬層還沒有淀積上，因此處在一種浮在圓片表面的狀態，這些浮著的金屬線將會作為天線收集后續工藝中的電荷（比如等離子刻蝕）將這些電荷全都儲藏在柵極，當電荷達到一定數量時會擊穿柵氧化層，就會造成器件的毀壞。在設計中柵面積與金屬線面積必須滿足一定比例。這一比例表明在天線效應問題發生之前邏輯門的輸入能與多少條金屬線相連，換句話說，這意味著晶體管的柵極能夠容納多少電荷。通過插入跨線或者插入二極管的方法，可以有效地避免天線效應[2]。
(5) 接地反彈與襯底耦合（Ground bounce &Underlay coupling）
接地反彈簡稱地彈，指由于電路中較大的電流涌動而在電源與地平面間產生大量噪聲的現象。如大量芯片同步切換時，會產生一個較大的瞬態電流從芯片與電源平面流過，芯片封裝與電源間的寄生電感、電容和電阻會引發電源噪聲，使得零電位平面上產生較大的電壓波動（可能高達2v），足以造成其它元器件的錯誤動作。由于地平面的分割（數字地、模擬地、屏蔽地等），可能引起數字信號走到模擬地區域時，產生地平面回流反彈。
同樣電源平面分割，也可能出現同樣危害。負載容性的增大、阻性的減小、寄生參數的增大、切換速率增高以及同步切換數目的增加，均可能導致接地反彈增加。
同時，襯底耦合可能使設計面臨更大的挑戰。在硅片設計中，由于襯底和阱具有有限的電阻率，其上流過電流時會產生一定的壓降。而MOSFET管的閾電壓（開啟）取決于在柵區下面的襯底（或阱）的有效電壓，這意味著任何襯底電流不僅能越過MOSFET管的閾電壓，而且能越過邏輯門或時鐘電路的閾電壓，使設計很不可靠。隨著水平尺度與垂直尺度的下降，襯底和阱層的電阻增大，情況就變得更壞。
2.2 信號完整性的解決方法
對芯片設計，通常采用兩種方法解決信號完整性問題。其RF解決方案集中于傳輸線，常在封裝邊界上使用阻抗匹配辦法，而數字（即寬帶）解決方案則強調選擇封裝，控制同步切換數量和切換速度，在封裝外部電源引腳與地之間使用旁路電容，在IC內部的電容則通過金屬層的重疊來實現，即為高速瞬態電流提供一個局部低阻抗通路，防止接地反彈。
然而，當面臨深亞微米設計中的信號完整性問題時，通常的解決方案不再適用。例如，限制邊沿速率（Slew rate）雖然能夠明顯地改善接地反彈和串擾，但它同時限制了時鐘速率。研究新的解決方法必須能夠適宜深亞微米的IC設計。如增加襯底電阻問題可采用絕緣體上硅技術（SOI）來解決，這是在微米IC設計中被廣泛采用的技術。現在，解決信號完整性問題的方法主要是電路設計、合理布局和建模仿真[3]。
2.2.1 電路設計
在電路設計過程中，通過設計控制同步切換輸出數量，同時控制各單元的最大邊沿速率（dI/dt 和dV/dt），得到最低且可接受的邊沿速率，這可以有效地控制信號的完整性。也可為高輸出功能塊（如時鐘驅動器）選擇使用差分信號。比如，通常時鐘使用ECL信號或全擺幅的差分信號。對于應用工程師，通常是在傳輸線上端接無源元件（電阻、電容和鐵氧體），來實現傳輸線與負載間的阻抗匹配。端接策略的選擇應該是對增加元件數目、開關速度和功耗的折中。端接串聯電阻R或RC電路，應該盡量靠近激勵端或接收端，并獲得阻抗匹配，同時，電阻R（如10Ω）可以消耗掉邏輯電路的無用直流功率，電容（如39PF）可以在滿足開關速度的條件下削弱阻尼振蕩強度，但同時須仔細選擇該電容，防止其引腳電感引起的振蕩（ringing）。
2.2.2 合理布線
合理布線很重要，設計者應該不違背一般的原則的情況下，利用現有的設計經驗，綜合多種可能的方案，優化布線，消除潛在的問題。雖然有一些設計規則驅動的布線器有助于設計者優化設計，但還沒有一種完全由用戶定制設計規則和完全支持信號完整性分析的布線器。布線工具應該與全部寄生參數抽取相結合，以得到對于時滯率和時延的準確預測[3]。
2.2.3 建模仿真
合理地進行電路建模仿真是最常見的解決辦法。在現代高速電路設計中，仿真分析顯示其優越性。它給設計者準確、直觀的設計結果，便于提早發現隱患，及時修改，縮短設計時間，降低設計成本。設計者應對相關因素作合理估計，建立合理的模型。對于IC設計，電路的仿真必須在封裝的環境下進行，仿真結果才能更接近鑄模后返回的硅片測試結果。由于信號完整性問題經常作為間歇性錯誤出現，因此重視同步切換控制、仿真和封裝，保證設計符合信號完整性要求，在硅片制造前解決問題。對于IC應用，可利用仿真來選擇合理的端接元件和優化元器件的布局，更容易識別潛在問題，并及時采取正確的端接策略和布局約束機制來解決相關的信號完整性問題。隨著時鐘頻率的增加和IC尺寸的持續下降，保持信號完整性對設計者來說越來越富有挑戰性，這使得建模仿真成為設計中不可或缺的環節[3]。
2.3 本章小結
本章是信號完整性的概述，主要分析了影響信號完整性的主要因素，并介紹了串擾噪聲(Cross-talk)，電遷移（Electromigration)，電壓下降（IR Drop）， 天線效應（Antenna Effect）和接地反彈與襯底耦合（Ground bounce & Underlay coupling）的概念和原理，并且簡要介紹了解決信號完整性問題的方法。本章給出一個對信號完整性的初步認識，了解到深亞微米中信號完整性問題的重要性，并大致說明了解決問題的著手點。
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第3章 串擾
3.1 串擾的定義
串擾是相鄰線之間的耦合（cross-couping）電容影響了其中一個線的信號完整性的結果。在邏輯門驅動互連線時，一根互連線一般與幾根相鄰線耦合，它們有垂直方向的和水平方向的。研究時只關注同層中相鄰線對門和線延遲的影響，稱這根互連線為“受害線”，對它造成影響的線叫“侵害線”。現在新的工藝有更多的金屬層，則耦合電容與地電容之間的比值就加大，其影響就越嚴重了；同時在0.25um、0.18um工藝下，器件閾值越小，其噪聲冗余就越小，以往被忽視的串擾現在不得不考慮。
串擾的危害很大，由于兩條線之間的耦合電容的影響，侵害線上的變換引起受害線不想要的變換，從而引起電路邏輯失靈，使接受器出現重復的邏輯變換，從而使受害線上信號完整性受到破壞[1]。
3.2 串擾的分類
(1) 電容串擾
導線之間都存在電容，當它們離的足夠近時，電容就會變大，大到可以將巨大的能量從一條導線(侵略線或工作線)耦合到另一條線(受害線或被動線)。電容允許移位電流穿過間隙并注入受害線，因為無論是上行還是下行電阻都是一樣的，電流平均分開將波動沿各自的方向輸送。圖3-1中描述的就是耦合現象，電容沿兩條傳輸線分布。共有電容每單位的長度是Cm。通常的問題是需要有表示兩條線的耦合微分方程的聯立解。近似值可以用來顯示基本特性，也可以導出適用于弱耦合的有用程式。
圖3-1中的分流中顯示了一小段耦合傳輸線當電壓波動經過侵略線時，它會通過位移電流注入受害線，之后電流沿著各自的方向平均分開， 侵略波動會引起脈沖，脈沖有與邊緣速率相等的寬度，并且在受害線上沿相反方向蔓延。在侵略線上由低至高的過渡會在受害線上引起正脈沖，而從高到低的過渡會引起負脈沖。
一旦串擾信號被發送到受害線上，它也會反過來影響侵略線，發生串擾，并會擾亂侵略線的波形，并且使串擾的計算結果復雜化。當次要的串擾可以忽略不計時，就可以稱為弱耦合;相反，稱為強耦合，簡單的串擾方程依賴于弱耦合。
圖3-1由于耦合電容產生串擾的簡圖
侵略線與向前的受害線波動一同并各自向負載和遠處運動。因此，每增加線時，侵略線邊緣都會增加受害脈沖，受害脈沖會在波形不斷移動中不斷增大。終端噪聲(FEN)是一個寬度接近于侵略線上邊緣速率的單一脈沖。
侵略線和相反的受害線波形沿反方向移動，因此侵略線能注入電流的交疊部分只有一半的增長時間。這段時間之后，脈沖會不變地向終端移動。然而，這些脈沖會連續地產生，因此當終端產生地最后一個脈沖蔓延回近終端時，近終端至少需要2*TOF接收它們。
總之，電容串擾會在終端產生短暫的脈沖，在近終端出現一個長信號，終端信號會隨著長線增長幅度，而近終端噪聲會隨著長線增大寬度。串擾噪聲在由低到高過渡時是正的，而由高到低時是負的。該結果在圖3-2中得以總結[4]。
(2) 電感串擾
由兩條信號線組成的閉合環路是由相互聯系的電感線圈耦合而產生的，根據V=m*di/dt，侵略線上的電流變化會引起受害線上的串擾電壓。與電流注入受害線的電容串擾相比，電流的網點的變化是零，侵略線只能驅使電流沿著受害線流動。結果，正反向的電流有著相反的極性。耦合的概述(圖3-3)電感線圖，m是沿著電線的長度分布的。與電容串擾的情況相同，通常的問題是需要有表示兩條線的耦合微分方程的聯立解。近似值可以用來顯示基本特性，也可以導出適用于弱耦合的適用方程。
圖3-2 弱電容耦合噪聲波形的總結
圖3-3 電感耦合產生串擾的簡圖
圖3-3中的分流顯示了一小段耦合傳輸線。當電流波形經過侵略線時，它會通過共有電感線圈對受害線產生串聯電壓。侵略波形會引起脈沖，脈沖有著與邊緣速率相等的寬度，并且在受害線上沿相反方向蔓延。在侵略線上由低至高的過渡會在受害線上引起陽性反向脈沖，而從高到低的過渡會產生陰性正向脈沖。
因此，電感串擾是跟隨電容串擾而產生的。正向噪聲與侵略共同移動并且逐漸地、連續地增加幅度。反向噪聲自它之后只增加邊緣速率一般的噪聲，并且侵略線波形向相反方向移動。
總之，電感串擾與電容串擾很相似：在終端都會產生短暫的脈沖，在近終端會產生長信號。二者不同在于標志，正向電感與電容會有相反的標志。該結果在圖3-4中得以總結[1]。
圖3-4 弱電感耦合噪聲波形的總結
(3) 總串擾
通常情況下，電容和電感串擾會同時出現。一個確定的假設即兩條耦合的電線的相速度是相等的。由于電容和電感串擾的相反極性，終端的噪聲會有些抵消。
對于近終端噪聲，不可能被抵消，故近終端串擾總是存在的。注意，終端串擾的抵消可以產生定向耦合器。隨著終端的抵消，由左向右移動的信號只能出現在左端口。同樣，由右向左移動的信號只能在右端口產生信號。這樣的定向耦合器可以用來產生網絡分析器理論，它可以起主要定向行波的作用。從理論上來說，在兩條電線上，好的性能需要與其相同的相速度，更加細致平衡的電容和電感串擾。
在數字系統里，許多相近的且隔開的電線存在著串擾構成的混合。對電容串擾來說，電線互相保護以使對受害線的Cm迅速減少，使其免受侵略線侵害。因此，電容串擾通常對一條電線的相鄰線影響強烈，但對其它線的影響卻很微弱。對電感串擾來說，普通金屬并不對磁場起保護作用，所以m慢慢的減少且電感串擾對一條線的大多相鄰線的影響都很強烈。綜合這個結果，典型的串擾是相鄰線之間的耦合，即同時的電感和電容串擾，并且通常情況下電容串擾占主導地位[4]。
3.3 抗串擾噪聲的措施
解決串擾時最好的方法是不能引起侵害線上的邏輯錯誤，其有效方式是：
（1） 在侵害線和受害線之間加入地線是解決串擾的一個有效的方式，它能極大的減小串擾，其不足是增大了芯片面積，所以不能在芯片中全范圍的應用，可以用在一些全局的線中，它比加大線間距有效的多。
（2） 改變線間距可以在微量上減小串擾， 但是用加大線間距離的方法減小串擾遠遠比不上在兩線之間加入地線的方法。
（3） 加大受害線上的驅動或是加入緩沖器或反向器。和受害線輸入端相連器件的驅動電阻越大，侵害線對受害線的干擾越大，說明了如果受害線上驅動器件驅動能力很強時會有效的減小串擾。在發生串擾的地方，最好的辦法是用驅動能力強的器件代替驅動能力弱的器件；如果不想替換器件按比例適當地加入緩沖器[1]。
3.4 本章小結
串擾是相鄰線之間的耦合電容影響了其中一個線的信號完整性的結果。串擾的危害很大，由于兩條線之間的耦合電容的影響，侵害線上的變換引起受害線不想要的變換，從而引起電路邏輯失靈，使接受器出現重復的邏輯變換，從而使受害線上信號完整性受到破壞。解決串擾問題現在來說沒有十分有效的方法，只能減小而不能完全消除。
第4章 電遷移
在微電子器件中，金屬互連線大多采用鋁膜。只是因為鋁具有一些優點，如導電率高，能與硅材料形成低阻的歐姆接觸，與二氧化硅層等介質膜具有良好的粘附性和便于加工等。但是使用中也存在一些問題，如性軟，機械強度低，容易劃傷；化性活潑，易受腐蝕；在高電流密度時，抗電遷移能力差。在電路規模不斷擴大，器件尺寸進一步減小時，互連線中電流密度在上升，鋁條中的電遷移現在更為嚴重，成為VLSI中的一個主要可靠性問題。
4.1 電遷移原理
當器件工作時，金屬互連線的鋁條內有一定電流通過，金屬離子沿導體產生質量的輸運，其結果會使導體的某些部位產生空洞或晶須(小丘)，這即電遷移現象，在塊狀金屬中，其電流密度較低(小于102A/cm2)，電遷移現象只在接近材料熔點的高溫時才會發生，薄膜材料則不然，淀積在硅襯底上的鋁條，截面積很小和良好的散熱條件，電流密度可高達107A/cm2，所以在較低的溫度下就會發生電遷移。
在一定的溫度下，金屬薄膜中存在一定的空位濃度，金屬離子通過空位而運動，但自擴散只是隨機地引起原子地重新排列，只有受到外力時才可產生定向運動。通電導體中作用在金屬離子上的力F有兩種：一種是電場力Fq，另一種是導電載流子和金屬離子間互相碰撞發生動量交換而使離子產生運動的力，這種力叫做摩擦力Fe。對鋁、金等金屬膜，載流子為電子這時電場力Fq很小，摩擦力起主要作用，離子流與載流子運動方向相同。這一摩擦力又稱"電子風"。經過理論分析有
F=Fq+Fe=Z*qE
(4-10)
式中Z*稱有效原子價數，E為電場強度，q為電子電荷。對鉑、鈷、金、鋁材料，其Z*分別為+0.3，+1.6，-8，-30。負的Z*是"電子風"，使金屬離子向正極移動，Z*為正值是"空穴風"，使金屬離子向負極方向遷移，Z*絕對值小，抗電遷移能力就大。
產生電遷移失效的內因是薄膜導體內結構的非均勻性，外因是電流密度。因電遷移而失效的中位壽命tMTF可用Black方程表示(直流情況下)
tMTF =AW^pL^qJ^-mexp(Ea/kT)
(4-11a)
可進一步化為
tMTF =AdcJ^-mexp(Ea/kT)
(4-11b)
式中 A、p、q——經驗常數
W、L——分別為互連線寬和長度，
Adc——與線寬有關的一個常數
J——流過的電流密度A/cm^2
m——1～3的常數
Ea——激活能(eV)
T——金屬條溫度(K)
k——波爾茲曼常數8.62×10^-5(eV/ K)
由上式可知電遷移與J、T關系密切，而m是一個很重要的參量，它與J、T、模的微觀結構和模上溫度有關，在VLSI中一般取1.5～2[5]。
4.2 電遷移的影響因素
電路規模不斷擴大，器件尺寸進一步減小，互連線中電流密度在上升，鋁條中的電遷移現在更為嚴重，成為VLSI中的一個主要可靠性問題。主要影響電遷移的因素如下：
(1) 布線幾何形狀的影響 從統計觀點看，金屬條是由許多含有結構缺陷的體積元串接而成的，則薄膜的壽命將由結構缺陷最嚴重的體積元決定。若單位長度的缺陷數目是常數，隨著膜長的增加，總缺陷數也增加，所以膜條越長壽命越短，壽命隨布線長度而呈指數函數縮短，在某值趨近恒定。
關鍵詞：專業建設；學科建設；教學團隊
中圖分類號：G642.0 文獻標志碼：A 文章編號：1674-9324（2015）48-0119-02
近年來，隨著國家產業結構的不斷調整和新常態的出現，根據國家經濟社會發展的需要，為了適應新常態下的人才需求，許多高校有針對性地開設新專業，調整學科專業結構，為國家建設發展提供了智力支持和人才保障。新增設專業的建設，為高等院校的發展注入了新鮮血液，也為其自身的生存與發展起到了重要的作用，同時，也帶來了新的問題與挑戰。如何培養具有專業綜合競爭力的高素質人才，力求在滿足社會需要的前提下盡力提高人才培養的質量，保證學生能就業、易就業、就好業，是新增設專業的主任、學校各有關部門和輔導員必須面臨的問題。西安工程大學微電子科學與工程專業在新增專業學科建設的實踐過程中，進行了有益的探索。
一、西安工程大學微電子科學與工程專業的基本情況
我校微電子科學與工程專業是在應用物理學專業微電子方向的基礎上，于2009年提出申請，同年9月經陜西省教育廳批準，于2010年增設的，專業代碼為080704，屬于工學大類，電子信息類。學制四年，授予理學學士學位。本專業培養具備微電子科學與工程專業扎實的自然科學基礎、系統的專業知識和較強的實驗技能與工程實踐能力，能在微電子科學技術領域從事研究、開發、制造和管理等方面工作的專門人才。
二、微電子科學與工程的專業特征
通過實驗、技能訓練和到實習基地頂崗實習，本專業畢業生應具備以下能力：（1）掌握數學、物理等方面的基本理論和基本知識；（2）掌握固體電子學、微電子器件和集成電路設計與制造等方面的基本理論和基本知識，掌握集成電路和其他半導體器件的分析與設計方法，具有獨立進行版圖設計、器件性能分析的基本能力；（3）了解相近專業的一般原理和知識；（4）熟悉國家電子產業政策、國內外有關的知識產權及其他法律法規；（5）了解VLSI和其他新型半導體器件的理論前沿、應用前景和最新發展動態，以及微電子產業發展狀況；（6）掌握資料查詢、文獻檢索及運用現代信息技術獲取相關信息的基本方法；具有一定的實驗設計，創造實驗條件，歸納、整理、分析實驗結果，撰寫論文，參與學術交流的能力。
微電子科學與工程專業具備以下特征：兼容性：本專業是理工兼容的專業，融合了物理學、化學、電子學、材料科學、計算機科學、集成電路設計制造學等多個學科的基本知識、基礎理論；交叉性：微電子科學與工程專業是超凈、超純、超精細加工等多種技術交叉的基礎上發展起來的學科；基礎性：微電子科學與工程專業是電子科學技術、信息科學技術、計算機科學技術的先導和基礎，是發展現代高新技術和國民經濟現代化的重要基礎。
三、學科建設的實踐與探索
學科建設是一個長期積累、不斷提高的過程，重在建設和積累。我們在建設過程中以教學團隊為抓手，以課程群為載體，以課堂教學為主渠道，以深化改革為手段，以培養學生實踐創新能力、持續提高教學質量為目標。將教學團隊建設、課程群建設和教學改革緊密結合，作為系統工程整體推進，實現成效的最大化。
教學團隊建設、師資隊伍建設和青年教師培養相結合。教學團隊從師資隊伍中產生，不能孤立于師資隊伍建設之外，師資隊伍建設需要高水平教學團隊的帶領和引導，需要傳幫帶。為了使教學團隊具備堅實的基礎，同時發揮其輻射引領作用，必須提高教師的整體教學水平和大面積教學質量，必須大力狠抓師資隊伍建設，對于開辦時間不長的新專業而言，更要特別注重新進青年教師的培養。
首先，理念引導，認識到位。我們始終堅持教學是人才培養的第一要務的宗旨，確立了教學的重要地位，為了把教學這個良心活做好，我們在教學活動中一再強調換位思考，希望任課教師要像當年要求自己的教師那樣要求自己，以對學生、學校、家長、專業、社會高度負責的態度講好每一節課。教師們教學態度端正、認識到位，責任心強，這是搞好教學工作的前提。其次，建立長效機制。通過建立一系列行之有效的規章制度、運行機制和政策措施，如青年教師培訓培養機制、教學信息交流反饋機制、資源經驗共享互用機制，通過互相聽課、針對性聽課、隨機聽課、學生評教等渠道了解、檢查教師的教學情況，做到有問題及時反饋、溝通并督促限期整改。
針對新近開辦專業青年教師多的現狀，我們著力培養青年教師的教學基本功，定期、不定期召開青年教師座談會，交流治學、教學、科研經驗，要求他們跟班聽課并要聽不同教師的講課，博采眾長。同時，要求青年教師根據工作需要，結合個人特長選定主講課程（至少兩門），扎實練就教學基本功。鼓勵和支持年輕教師到國內外進修學習，加速他們的成長。
1.課程群建設、教學團隊建設與課堂教學相結合。教學團隊不能脫離課程而單獨存在，課程群需要高水平的教學團隊去建設。目前課堂教學仍是本科教學的主渠道，因此必須將課程群建設、教學團隊建設融入課堂教學，才能把建設落到實處，并在具體的課堂教學中體現建設效果。微電子教學團隊和課程組認真研究了半導體物理、半導體器件、集成電路設計原理等這幾門課程之間的區別、聯系、共性和互補性，對傳統的教學內容進行了整合、改革，以促進各課程之間的相互滲透、優勢互補和資源共享，更好地處理理論教學、實驗教學和實際應用之間的關系。把教學團隊和課程群建設的成果有效地落實到課堂教學中，接受課堂和學生的檢驗，并做到互相促進，增強了整體效果。
2.課程建設與科學研究、教學研究、教學改革相結合。只有深入開展教學研究，才能有效地推進教學改革和課程建設。我們對教學研究常抓不懈，常研常新，從教學內容、教學方法、教學手段和方案實施等方面全方位抓起，不斷深化教學研究和教學改革。對于課程內容的研究與改革，從宏觀上把握課程的科學體系和各部分之間的關系、理清主線、抓住要點；從微觀上對教材的具體內容進行深入研究，如MOS場效應管與現行手機屏之間的關系，由于和實際生活非常近，非常受學生的歡迎。教學方式與手段的研究與改革方面，可以閱讀科學史和科學家傳記，從中受到啟發，如楊振寧的老師泰勒水平很高，但往往無暇備課，上課時總是現想現推，有時就會陷入困境或誤入歧途，恰恰是在他擺脫困境和糾錯的探索中，讓細心的學生有機會親眼看到老師的思維過程和分析、解決問題的方法。這是鮮活的問題解決式教學，泰勒是無意的，有經驗的教師難道不可以有意而為嗎？教學的關鍵和難處在于揭示前人的發現過程和思想脈絡，這就需要任課教師了解相關的歷史和教育學原理，在發揮教師主導作用的同時，通過提問、專題討論等方式活躍課堂氣氛，促使學生積極思考，讓其從知識的被動接受者轉變為主動參與者和糾結探索者，發揮學生的主體作用。進而微電子科學與工程專業的教師把自己現有的縱橫向科研課題帶入課堂教學中去，讓學生感受科學研究的氛圍，并通過專業課程的熏陶培養學生的科學美感。
3.理論教學、模擬實驗、實驗教學與生產實踐相結合。實踐性教學環節包括：認識實踐、畢業實踐和畢業設計等幾方面。加強實踐教學環節，突出微電子學應用型人才培養特色。提高校內實驗實踐基地建設的規模與水平；加強與校外教學實踐基地合作，提升校外合作教育基地的層次和聯系緊密度，實行“雙師型”教學模式，加強實踐教學環節，提高學生的實踐能力。形成先進的實踐教學理念，堅持不斷的實訓，構建以學生為主體的實踐教學模式，以取代傳統的教師主體式的模式，構建主動適應社會發展所需人才的培養體系。加大力度組織學生參加各類科技競賽，力求每年參與創新創業實踐和學科競賽活動的學生比例逐年遞增的趨勢。生產實踐是學生學以致用、鍛煉能力、增強創新的重要活動，通過不斷加強實驗性、實踐性、應用性、創新性教育環節，使學生自己體驗學、用微電子的樂趣，有效地提高了學生的實踐能力和創新意識。
四、結語
在學科建設中多位一體，統籌統建，將課程群、教學團隊、課堂教學、實驗教學、實踐教學、創新教育、青年教師培養等有機融合、統籌統建，視為一個系統工程整體推進，最大限度地發揮其綜合效益。經過6年的建設與實踐，教學團隊建設不斷加強。2014年8月我校微電子教學團隊獲得省級教學團隊稱號，青年教師培養富有成效，取得了較為滿意的成績，也得到了兄弟院校和同行的好評。
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【關鍵詞】分段式電流舵 數模轉換器 共源共柵電流源 SFDR
1 引言
隨著數字技術和數字計算機的發展，數字信號轉換為模擬信號（即DAC）成為了現代集成電路設計的重要部分。DAC不僅在整個數字和模擬系統的接口電路中起到了關鍵的作用，同時也是信號處理系統的重要組成部分，長期以來在圖像處理、通訊、衛星、測控系統以及軍事雷達信號檢測等不同領域有著廣泛的應用，其中應用在通訊領域的DAC通常要求其量化精度高于10bit，采樣速度超過100MS/s。DAC的功能就是把離散的數字信號量轉化成連續的模擬信號量，而轉換是線性的。若DAC的輸入N為為數字信號量D，bi為0或者1，則D的二進制加權可以表示為：
D=b12-1+b22-2+…+bn2-N
（1）
通常DAC的輸出可以選擇電壓或者電流，以電壓輸出為例，VREF代表參考電壓，則模擬輸出可以表示為：
（2）
公式（2）表明，模擬輸出量是將數字信號量按相應的權重比例疊加而形成的，數字量的變化反映到模擬輸出，呈現出階躍量的變化，這樣就完成了數字信號到模擬信號的轉換功能。
2 DAC整體結構介紹
在CMOS工藝中，電流舵DAC以電流源為基本單元，通常具有較高的轉換速率。按電流源權重可分為二進制加權型DAC、溫度計碼型DAC和分段電流舵DAC。二進制加權型轉換是通過對MOS管的寬長比同比例的加權增大實現的。溫度計型電流舵DAC是通過譯碼器將輸入數字信號轉換成溫度計碼，然后控制電流源是否導通。電流源大小是相等的，隨著開關導通個數來決定電流源的輸出大小。因此，溫度計碼DAC對單位電流源的匹配要求很低，對于12位的溫度計碼DAC若只有50%的匹配精度，DNL（微分線性度）會小于0.5LSB，并不會損壞DAC的線性度。若12位DAC都采用溫度計碼則要4096個單位電流源，版圖會占用很大的面積而且譯碼過程會很復雜，在設計中是不可取的。綜合考慮面積、DNL、INL的關系，決定采用6+2+4的分段方式，如圖 1。
數字信號輸入到寄存器同步，然后按位分別譯碼，低四位進行二進制譯碼，中二位和高六位進行溫度計譯碼，再利用譯碼結果控制電流源開關是否選通，最后將這些電流相加之和接入負載，實現數模轉換功能。4個二進制權重電流源的電流分別為1LSB、2LSB、4LSB、8LSB，中二位溫度計碼電流源的電流為3個16LSB，高六位溫度計碼電流源電流為63個64LSB，由于滿偏電流為20mA，因此最小位權電流源大小為：1LSB=5mA/4096=4.88μA。
3 DAC中關鍵模塊的設計
3.1 限幅電路的設計
在圖2中，電流源開關需要考慮電荷饋通效應、脈沖毛刺、開關共源節點隨輸入信號的調制等非理想因素。開關管子的大小、控制信號的波形比如信號的幅度、差分信號的交叉點等，這些都會影響開關特性并且會引入非線性誤差。
由于時鐘饋通效應，毛刺對電流舵DAC的輸出有很大的影響。因為信號的擺幅決定了共源節點的電荷堆積，低擺幅的開關控制信號能降低電荷饋通效應，因此我們可以通過限幅電路來減小開關控制信號的幅度和降低交叉點來抑制開關控制信號對共源節點的影響，降低交叉點可以保證兩個開關不同時關閉，這樣可以避免電流源進入線性區，從線性區建立到飽和區是需要相對較長的時間的。如圖2、圖3、圖4和圖5所示。
3.2 電流源的設計
根據電路知識我們得知理想電流源的輸出阻抗是無限大的，并且電流舵DAC單位電流源電路其輸出阻抗Rout與INL的關系如公式（3）所示。公式中RL為電流舵DAC的負載阻抗，Iunit為單位電流源電流，N為所有電流源的個數。
（3）
所以提高Rout的值是優化電流舵DAC特性的重要手段。因此采用cascode電流源結構（圖6）來提高電路的輸出阻抗Rout。
在圖6中，阻抗表達式可寫成：
Zimp=
= （4）
其中Msw為開關，Mcs為共源共柵管。電流舵型DAC的無雜散動態范圍為
（5）
從公式（5）得知，SFDR主要取決于Zimp/ZL ，但是根據電路知識我們知道隨著信號頻率的增加，電流源的輸出阻抗會不斷減小，所以我們改變電流源在高頻下的輸出阻抗是設計的重點。由輸出阻抗和版圖面積的折衷考慮，最終選取1LSB單位電流源對應的尺寸為Ms=8u/6u、Mcs=8u/0.5u及Msw= 300n/500n。在Cadence Specter下輸出阻抗Zimp的仿真結果如圖7。
在低頻情況下，輸出阻抗最高大約為138G歐姆。在信號頻率上升到100M赫茲時輸出阻抗就下降到了3.8M歐姆，當信號頻率上升到200M赫茲時輸出阻抗就下降到了2M歐姆左右。從結果中我們可以看到本文設計的共源共柵電流源在200M高頻信號下依然有2M的輸出阻抗，滿足設計要求。
3.3 譯碼電路的設計
二進制碼和溫度計碼各有自己的優缺點，基于此我們采用6+4+2的分段結構。低四位采用二進制碼來選通不同權重的電流源，譯碼電路只需加buffer電路。中二位采用溫度計碼來選通3個16LSB的電流源，譯碼電路相對簡單。高六位也采用溫度計碼來選通63個128LSB的電流源，但是這樣的譯碼電路相當復雜，因此我們采用行列譯碼方法，高六位中的高三位為行碼，低三位為列碼，如圖8。
圖8中所示，譯碼電路最基本的結構就是與門和或門，它包括了63個這樣的基本結構，每個基本結構都被COL[j]、ROW[i-1]和ROW[i]控制。如果數字碼的變化是依此變大，那么行列譯碼選通順序如圖9所示，黑色方塊代表選通邏輯，白色方塊代表未選通邏輯。這正是和溫度計碼有一樣的特性，即如果某一位是1，那么低于這位的所有位也會是1。
4 版圖布局
考慮到影響電流舵型DAC動態、靜態特性的主要因素就是電流源陣列，因此我們要對電流源陣列做好物理層設計。
若單位電流源管的寬長比為W/L，則電流源管產生的飽和電流為：
（6）
假設，根據梯度模型可知：
（7）
（8）
將公式（8）帶入公式（6），得：
（9）
由于隨機相對匹配誤差標量可以采用面積來表征，即：
（10）
其中，與為工藝相關常數。絕對匹配誤差變量為
（11）
假設M個單位電流源組成電流陣列，則 ，根據（11）可知，相對匹配誤差為：
（12）
絕對匹配誤差為：
（13）
假設隨機匹配誤差是獨立變量，則
（14）
根據（13）和（14）可知，電流源不會隨隨機誤差增加匹配誤差，因此我們專注考慮梯度誤差即可。對此采用Q2 Random Walk的版圖布局方法能有效地減小電流源匹配誤差。
我們對電流源陣列版圖采用中心對稱Q2 Random Walk拓撲方式，從而減小系統誤差。為了防止邊緣效應及單位電流源的不匹配，在加一環偽電流源。我們采用的是6+2+4的分段方式，我們的版圖布局設計是針對MSB所實現的。圖10為高六位電流源陣列的布局圖，采用中心對稱的Q2Random Walk對策布局。MSB電流源陣列里有63個電流源和1個Dummy電流源總共64個電流源，每個電流源分為4個并聯的電流源Iunit，圖中的A、B、C、D四個區域每個都會隨機放置一個電流源Iunit，這樣每個區域都會放置來自64個不同電流源的Iunit，利用這種方法可以有效降低x和y方向的線性梯度誤差。
利用Cadence Virtuoso 工具繪制版圖，圖11為12位電流舵型DAC的整體版圖，版圖面積大約為2.25μm?。
5 電路的仿真結果
本論文在Cadence Specter仿真環境下進行tt工藝角電路后仿真，仿真條件是電源電壓3.3V，滿偏電流20mV，負載電阻50Ω，輸出電壓范圍±1V，輸入正弦信號頻率0.999876 MHz，時鐘頻率200MHz，并對輸出波形每隔5ns采一次點，進行FFT分析，得到的無雜散動態范圍SFDR=77.5dB，如圖12所示。
6 結論
本論文設計的12位200MHz電流舵型DAC采用6+2+4分段譯碼方式，在SMIC 0.18μm工藝下，利用Cadence Specter仿真平臺后仿真SFDR超過77dB。
參 考 文 獻
[1]Li Ran，Zhao Qi，Yi Ting，etal.A 14-bit 2-GS/s DAC with SFDR>70dB up to 1-GHz in 65-nm COMS[C].IEEE 9th International Conference on ASIC， Xiamen，China，2011：500-503.
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作者簡介
魏淑華（1981-），女，山東省聊城市人。現為北方工業大學微電子系講師。研究方向為集成電路設計與測試。